服务器专题 | 第10期：数据上台三步，每步都在花时间

服务器 · 2026-10-24 · 九羲科技

一份数据从硬盘走到计算核心，要上三级台阶：先从 SSD 进 DDR5，再从 DDR5 进 HBM。每上一级，速度快一个量级，代价也翻一番。很多人问哪一级能取代哪一级，答案藏在台阶本身：它们守的不是同一段路。

第一级台阶：HBM，宽到离谱，快在并行

先把三级台阶的账摆成一张表，数字截至 2026 年 10 月查阅。

HBM 的宽来自封装：多层 DRAM 叠起来、1024 位接口贴着 GPU（示意图，小羲绘制；机制与数字来源见文末 [1][2]，2026-10-24 查阅）

HBM 的宽，来自封装。好几层 DRAM 芯片用硅通孔（TSV）叠起来，坐在中介层（interposer）上，紧贴着 GPU。接口宽 1024 位，是 DDR5 单通道的 16 倍；单颗引脚速度并不夸张，6.4 Gb/s 左右，胜在路够宽、车道够多¹²。

但 HBM 的延迟并不比 DDR5 低多少。两者都是 DRAM，第一次访问都要几十纳秒²。HBM 快在并行吞吐，不在单次响应。打个比方：它不是跑得更快的马，是一条十六车道的高速，车流大，单辆车并不更快。

HBM 的短板也在封装里：单堆叠容量只有几十 GB，堆叠数上去了，成本和散热跟着上去；焊在封装里，出厂后没法像内存条那样插拔升级¹。买 HBM 的机器，等于把未来几年的内存配置在出厂那天一次定死。

第二级台阶：DDR5，容量与成本的中段

DDR5 守的是中段。单通道 64 位、6400 MT/s 时，理论带宽 51.2 GB/s¹；一台服务器插满多个通道、多个 Rank，总带宽能堆到几百 GB/s，容量能堆到几百 GB 甚至 TB 级。这是 HBM 给不了的量：便宜、可插拔、能按需加条。

延迟这一项，实测口径要分开看。DDR5-6400 的一套早期实测里，AIDA64 读带宽跑到约 88 GB/s，延迟却有 92.5 纳秒⁴；另一套 6600 MT/s 的实测，延迟 88.3 至 89.7 纳秒⁵。理论上的 CAS 延迟只有十几纳秒，系统级实测跑到八九十纳秒，中间差的是控制器、队列、一致性这些路上的开销。看延迟只看 CL 值，会把账算小。

DDR5 还有个上一期提过的细节：颗粒自带片上 ECC，只管颗粒内部；平台级 ECC 另算²。这不影响 DDR5 的中段地位，但影响采购时的核对清单。

数据上台三步：HBM、DDR5、SSD 的带宽与延迟台阶（示意图，小羲绘制；数字来源见文末 [1][2][3]，2026-10-24 查阅）

第三级台阶：SSD，慢三位数，赢在不断电

SSD 这一级，慢得理直气壮。DRAM 访问约 100 纳秒，NVMe SSD 一次访问算上驱动、队列和固件，要 50 至 100 微秒³。换算下来，慢了 500 到 1000 倍。顺序读写时 SSD 能靠多通道并行把带宽撑起来，随机访问一碰上延迟，台阶就现形了。

SSD 赢在唯一的一项：断电不丢。DRAM 断电即空，SSD 断电还在。这个差别决定了分工：热数据住 DDR5 和 HBM，冷数据、要留底的数据住 SSD。谁也别想把对方的活全接过去——接得过去的，成本接不住；成本接得住的，延迟接不住。

小羲的推演是：选型别问“哪种内存最好”，问三句就够了。这段路要走多快？要装多大？断电丢不丢得起？三句答完，台阶自然就分出来了。答不出来的那句，往往就是日后返工的那句。

还有一个没算完的问题：CXL 会不会在 DDR5 和 SSD 之间再切出一级台阶，让“慢一档的大容量”变成可寻址的内存？这道题，留给第 11 期。

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